Yıl: 2020 Cilt: 32 Sayı: 3 Sayfa Aralığı: 219 - 228 Metin Dili: Türkçe DOI: 10.7240/jeps.614156 İndeks Tarihi: 04-11-2020

Yüksek Hızlı FPGA ile LFSR Tabanlı 32-Bit Kayan Noktalı Yeni Bir Sözde Rastgele Sayı Üreteci Tasarımı

Öz:
Bu çalışmada FPGA temelli IEEE 754 kayan noktalı sayı standardına uygun sözde rasgele sayı üreteci tasarımıgerçekleştirilmiştir. Gerçekleştirilen tasarım doğrusal geri beslemeli kayan yazmaç (LFSR) yöntemini kullanarak 32 -bituzunluğunda ve [0, 1] arasında ondalık sayılar üretmektedir. 32-bitlik bu sayılara bakıldığında en değerli 4-bitin (28-31)tamamında aynı değeri alması nedeniyle işlemler 28-bit üzerinden gerçekleştirilmiştir. Bu çalışmada bahsi geçen tasarımın enönemli özelliği üretilen rasgele sayının doğrudan kayan noktalı bir değer olmasıdır. Bu nedenle üretilen rasgele sayının [0, 1]aralığında olmaması durumunda sayı üretme işlemi tekrar baştan başlatıldığından dolayı her sayının işlem zamanı farklıolabilmektedir. VHDL tasarım dili ile oluşturulan sayısal devre Vivado arabiriminde simülasyon ile test edildikten sonraXilinx Nexys 4 DDR FPGA aygıtı ile gerçeklenmiştir. Sonuçlar üretilen rasgele sayıların dağılımı ve üretilme süreleribakımından analiz edilmiştir.
Anahtar Kelime:

A New Pseudo Random Number Generator Design with LFSR Based 32-Bit Floating Point with High-Speed FPGA

Öz:
In this study, pseudo random number generator design which is based on FPGA based IEEE 754 floating point number standard has been realized. The realized design generates floating-point numbers of 32-bit length and between 0 to 1 using the linear feedback floating register (LFSR) method. Looking at these 32-bit numbers, operations are performed on 28-bits since the most valuable 4-bits (28-31) all have the same value. The most important feature of the design mentioned in this study is that the generated random number is a direct floating point value. Therefore, if the generated random number is not in the range of 0 to 1, the computation time of each number may be different since the number generation process is restarted from the beginning. The digital circuit created by VHDL design language was tested by simulation on Vivado interface and implemented with Xilinx Nexys 4 DDR FPGA device. The results were analyzed in terms of distribution and generation times of random numbers generated.
Anahtar Kelime:

Belge Türü: Makale Makale Türü: Araştırma Makalesi Erişim Türü: Erişime Açık
  • [1] Hendrik, M., Meijer, S., Velden, J.V.D., & Iosup, A., (2013). Procedural content generation for games: A survey. ACM Transactions on Multimedia Computing, Communications, and Applications.
  • [2] Özkaynak. F., (2014). Cryptographically secure random number generator with chaotic additional input. Nonlinear Dynamics, 78, 2015-2020.
  • [3] Çavuşlu, M., Karakuzu, C., & Şahin, S., (2010). Parçacık Sürü Optimizasyonu Algoritması ile Yapay Sinir Ağı Eğitiminin FPGA Üzerinde Donanımsal Gerçeklenmesi. Politeknik Dergisi, 13, 83-92.
  • [4] Knuth, D., (1997). The Art of Programming, 3th Edition, Addison Wesley Lognman, Boston, USA.
  • [5] Ripley, B., (1983). Computer Generation of Random Variables: A Tutorial. International Statistical Review, 51, 301-3019.
  • [6] James, F., (1990). A review of pseudorandom number generators. Computer Physics Communications, 60, 329-344.
  • [7] Lagarias, J., (1990). Pseudorandom Number Generators in Cryptography and Number Theory. Advanced Mathematics, 42, 115-143.
  • [8] Akhshani, A., Akhavan, A., Mobaraki, A., Lim, S., & Hassan, Z., (2014). Pseudo random number generator based on quantum chaotic map. Communications in Nonlinear Science and Numerical Simulation, 19, 101-111.
  • [9] Koyuncu, İ., Ozcerit, A., Pehlivan, İ., & Avaroglu, E., (2014). Design and implementation of chaos based true random number generator on FPGA. Signal Processing and Communications Applications Conference.
  • [10] Genç, Y., & Tuncer, S., (2019). İnsan Hareketleri Tabanlı Gerçek Rasgele Sayı Üretimi. BEÜ Fen Bilimleri Dergisi, 8, 261-269.
  • [11] Khalique, A., Lone, A., & Ashraf, S., (2015). A Novel Unpredictable Temporal based Pseudo Random Number Generator. International Journal of Computer Applications, 117, 975-987.
  • [12] Özkaynak, F., (2015). Kriptolojik Rasgele Sayı Üreteçleri. Türkiye Bilişim Vakfı Bilgisayar Bilimleri ve Mühendisliği Dergisi, 8, 37-44.
  • [13] Aydın, Ö., & Dalkılıç, G., (2016). Nesnelerin İnterneti için Sözderastsal Sayı Üreteci: Birleştirilmiş Doğrusal Geri Beslemeli Öteleyici Saklayıcı. Akıllı Teknoloji & Akıllı Yönetim, İzmir, Gülermat Matbaacılık, 121-129.
  • [14] Falih, S., (2016). A Pseudorandom Binary Generator Based on Chaotic Linear Feedback Shift Register. Iraq J. Electrical and Electronic Engineering, 12, 155-160.
  • [15] Masoodi, F., & Alam, S., (2012). An Analysis of Linear Feedback Shift Registers in Stream Ciphers. International Journal of Computer Applications, 46, 46-49.
  • [16] Panda, A., Rajput, P., & Shukla, B., (2012). FPGA implementation of 8, 16 and 32 bit LFSR with maximum length feedback polynomial using VHDL. International Conference on Communication Systems and Network Technologies, Rajkot.
  • [17] Rezk, A., Madian, A., Radwan, A., & Soliman, A., (2019). Reconfigurable chaotic pseudo random number generator based on FPGA. AEU - International Journal of Electronics and Communications, 98, 174-180.
  • [18] Stanchieri, G., Marcellis, A., Palange, E., & Faccio, M., (2019). A true random number generator architecture based on a reduced number of FPGA primitives. AEU - International Journal of Electronics and Communications, 105, 15-23.
  • [19] Koyuncu, İ., & Özcerit, A., (2017). The design and realization of a new high speed FPGA-based chaotic true random number generator. Computers & Electrical Engineering, 58, 203- 214.
  • [20] George, A., Sharma, R., & Rao, S., (2019). IEEE 754 floating-point addition for neuromorphic architecture. Neurocomputing,366, 74-85.
  • [21] Melquiond, G., (2012). Floating-point arithmetic in the Coq system. Information and Computation, 216, 14-23.
  • [22] Parte, R., & Jain, J., (2015). Analysis of Effects of using Exponent Adders in IEEE-754 Multiplier by VHDL. International Conference on Circuits, Power and Computing Technologies, Nagercoil.
  • [23] Lin, Y., Wang, F., & Liu, B., (2018). Random number generators for large-scale parallel Monte Carlo simulations on FPGA. Journal of Computational Physics, 360, 93-103.
  • [24] George, S. N., & Pattathil, D. P. (2014). A secure LFSR based random measurement matrix for compressive sensing. Sensing and Imaging, 15(1), 85.
  • [25] Dereli, S., & Köker, R., (2018). IW-PSO approach to the inverse kinematics problem solution of a 7-DOF serial robot manipulator. Sigma J Eng Nat Sci, 36, 77-85.
  • [26] Khanzadi, H., Eshghi, M., & Borujeni, S. E., (2015). Design and FPGA Implementation of a Pseudo Random Bit Generator Using Chaotic Maps. ETE Technical Review, 32, 304-310.
  • [27] de la Fraga, L. G., Torres-Pérez, E., Tlelo- Cuautle, E., & Mancillas-López, C. (2017). Hardware implementation of pseudo-random number generators based on chaotic maps. Nonlinear Dynamics, 90(3), 1661-1670.
  • [28] Cerda, J. C., Martinez, C. D., Comer, J. M., Hoe, D. H. K., (2012). An efficient FPGA random number generator using LFSRs and cellular automata. IEEE 55th International Midwest Symposium on Circuits and Systems (MWSCAS).
  • [29] Justin, R., Mathew, B. K., Abe, S., (2015). FPGA Implementation of High Quality Random Number Generator Using LUT Based Shift Registers," Procedia Technology, 24, 1155- 1162.
  • [30] Tian, X., & Benkrid, K., (2009). Mersenne Twister Random Number Generation on FPGA, CPU and GPU. NASA/ESA Conference on Adaptive Hardware and Systems.
  • [31] Rezk, A. A., Madian, A. H., Radwan, A. G., Soliman, A. M., (2019). Reconfigurable chaotic pseudo random number generator based on FPGA. International Journal of Electronics and Communications, 98, 174-180.
APA dereli s (2020). Yüksek Hızlı FPGA ile LFSR Tabanlı 32-Bit Kayan Noktalı Yeni Bir Sözde Rastgele Sayı Üreteci Tasarımı. , 219 - 228. 10.7240/jeps.614156
Chicago dereli serkan Yüksek Hızlı FPGA ile LFSR Tabanlı 32-Bit Kayan Noktalı Yeni Bir Sözde Rastgele Sayı Üreteci Tasarımı. (2020): 219 - 228. 10.7240/jeps.614156
MLA dereli serkan Yüksek Hızlı FPGA ile LFSR Tabanlı 32-Bit Kayan Noktalı Yeni Bir Sözde Rastgele Sayı Üreteci Tasarımı. , 2020, ss.219 - 228. 10.7240/jeps.614156
AMA dereli s Yüksek Hızlı FPGA ile LFSR Tabanlı 32-Bit Kayan Noktalı Yeni Bir Sözde Rastgele Sayı Üreteci Tasarımı. . 2020; 219 - 228. 10.7240/jeps.614156
Vancouver dereli s Yüksek Hızlı FPGA ile LFSR Tabanlı 32-Bit Kayan Noktalı Yeni Bir Sözde Rastgele Sayı Üreteci Tasarımı. . 2020; 219 - 228. 10.7240/jeps.614156
IEEE dereli s "Yüksek Hızlı FPGA ile LFSR Tabanlı 32-Bit Kayan Noktalı Yeni Bir Sözde Rastgele Sayı Üreteci Tasarımı." , ss.219 - 228, 2020. 10.7240/jeps.614156
ISNAD dereli, serkan. "Yüksek Hızlı FPGA ile LFSR Tabanlı 32-Bit Kayan Noktalı Yeni Bir Sözde Rastgele Sayı Üreteci Tasarımı". (2020), 219-228. https://doi.org/10.7240/jeps.614156
APA dereli s (2020). Yüksek Hızlı FPGA ile LFSR Tabanlı 32-Bit Kayan Noktalı Yeni Bir Sözde Rastgele Sayı Üreteci Tasarımı. International journal of advances in engineering and pure sciences (Online), 32(3), 219 - 228. 10.7240/jeps.614156
Chicago dereli serkan Yüksek Hızlı FPGA ile LFSR Tabanlı 32-Bit Kayan Noktalı Yeni Bir Sözde Rastgele Sayı Üreteci Tasarımı. International journal of advances in engineering and pure sciences (Online) 32, no.3 (2020): 219 - 228. 10.7240/jeps.614156
MLA dereli serkan Yüksek Hızlı FPGA ile LFSR Tabanlı 32-Bit Kayan Noktalı Yeni Bir Sözde Rastgele Sayı Üreteci Tasarımı. International journal of advances in engineering and pure sciences (Online), vol.32, no.3, 2020, ss.219 - 228. 10.7240/jeps.614156
AMA dereli s Yüksek Hızlı FPGA ile LFSR Tabanlı 32-Bit Kayan Noktalı Yeni Bir Sözde Rastgele Sayı Üreteci Tasarımı. International journal of advances in engineering and pure sciences (Online). 2020; 32(3): 219 - 228. 10.7240/jeps.614156
Vancouver dereli s Yüksek Hızlı FPGA ile LFSR Tabanlı 32-Bit Kayan Noktalı Yeni Bir Sözde Rastgele Sayı Üreteci Tasarımı. International journal of advances in engineering and pure sciences (Online). 2020; 32(3): 219 - 228. 10.7240/jeps.614156
IEEE dereli s "Yüksek Hızlı FPGA ile LFSR Tabanlı 32-Bit Kayan Noktalı Yeni Bir Sözde Rastgele Sayı Üreteci Tasarımı." International journal of advances in engineering and pure sciences (Online), 32, ss.219 - 228, 2020. 10.7240/jeps.614156
ISNAD dereli, serkan. "Yüksek Hızlı FPGA ile LFSR Tabanlı 32-Bit Kayan Noktalı Yeni Bir Sözde Rastgele Sayı Üreteci Tasarımı". International journal of advances in engineering and pure sciences (Online) 32/3 (2020), 219-228. https://doi.org/10.7240/jeps.614156